quartus中的testbench模板中的@eachvec；变量是什么?
其实虽然不明白那个变量的意思 但是也并非完全无用 在仿真组合逻辑的时候 如果不用到时钟信号 那么 reg eachvec 和@eachvec都是不能注释掉的 否则看不到仿真波形 所以可以推断 eachvec应该和时序逻辑中的时钟信号一样都是驱动信号：）------郁金香
“虽然不知道那个变量是什么，但是把@eachvec；那一行注释掉的话你仿真才能得到一段很长的波形，不然你的仿真时间就非常短，如果在它之前有在这个always过程块里规定时钟信号的翻转的话，这个时钟信号也不会翻转。总之，注释掉它”------ryshjx说的基本是正确的 如果你有驱动时钟信号在 那就按照上述做就好了~
testbench与vhdl源程序有啥区别
你买了个黑古隆冬的东西, 有几个引脚. 人家说那叫芯片, 是USB转UART芯片.
你可以往FPGA/CPLD里写程序,让他跟那个转换芯片一样的逻辑去工作, 这里的程序就是你所谓的VHDL程序.
可写好了, 谁知道是是正宗是水货还是山寨啊, 总得测试鉴定一下吧. 于是你又用C语言写了个上位机程序, 往USB发,用UART收, 调USB1.0/1.1/2.0, 调UART速率2400/9600/115200, 反正是双向通测了一遍. 恩, 没问题. 数据准确, 性能稳定, 那是什么山寨还是水货已经不重要了. 是你的VHDL写对了.
但是, 如果你已经把VHDL都玩烂透了, c实在不熟也不想写那么复杂的c程序了. 那可不可以直接用VHDL写段简单的代码来测试你的转换程序呢? 答曰: 可以. 把你那个被测程序打包成模块, 让它被上刚写的那个测试程序虚拟调用, 给它发数据让它把收到的显示出来. That's testbench.
原来的VHDL因为是必须要写入FPGA所以他得是可综合, 有时序约束的. 而Testbech就是段用VHDL语言描述的信号发生器, 由计算机来编译实现即可, 不受FPGA硬件约束, 可以是不可综合的.
verilog语言的 testbench 如何自动生成 可以用modelsimSE吗
首先是可以自动生成的，但是需要你自己添加你所需要的测试环境。其次建议使用modelsim-altera因为这是跟quartus ii无缝结合的。具体自动生成操作processing→ start→ start test bench然后在工程目录下，simulation目录下会发现发现一个与工程同名的.vt文件，这就是测试文件，需要你手动修改才能用。以上，有什么问题可以继续追问
quartus13.0中自带的波形仿真和用modelsim仿真有什么区别，然后还有testbench到底是什么？
quartus13.0中自带的波形仿真和用modelsim仿真区别为：实现不同、创建测试平台不同、编译仿真速度不同。一、实现不同1、quartus13.0中自带的波形仿真：quartus13.0中自带的波形仿真可以直接实现波形仿真。2、modelsim仿真：modelsim仿真只能通过建立.vwf波形文件的形式完成仿真。二、创建测试平台不同1、quartus13.0中自带的波形仿真：quartus13.0中自带的波形仿真可以自动地从QuartusII仿真器波形文件中创建完整的HDL测试平台。2、modelsim仿真：modelsim仿真不可以自动对波形文件中创建完整的HDL测试平台。三、编译仿真速度不同1、quartus13.0中自带的波形仿真：quartus13.0中自带的波形仿真的编译仿真速度非常慢。2、modelsim仿真：modelsim仿真采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快。testbench是一种验证的平台。任何设计都是会有输入输出的。但是在软环境中没有激励输入，也不会对设计的输出正确性进行评估。此时便有一种，模拟实际环境的输入激励和输出校验的一种“虚拟平台”的产生。在testbench这个平台上可以对设计从软件层面上进行分析和校验。
Quartus13+Modelsim仿真testbench应该怎么写
需要写testbench测试文件的，可以通过QII的波形仿真实现，也可以通过波形仿真先建立波形文件，然后生车工testbench然后再通过modelsim仿真。
仿真简介：仿真（Simulation），即使用项目模型将特定于某一具体层次的不确定性转化为它们对目标的影响，该影响是在项目仿真项目整体的层次上表示的。项目仿真利用计算机模型和某一具体层次的风险估计，一般采用蒙特卡洛法进行仿真。
Quartus自动生成一个Testbench的模板中出现的一个问题
SBD_link是inout使能开关吧，SBD_link=1时，SBD作为输出端口并输出信号SBD_out；SBD_link=0时，SBD作为输入端口并从外部获取信号。即testbench里面定义的treg_SBD；
可能是SBD_link为1的时候，SBD_out和treg_SBD都给入了信号，发生冲突导致一直为X。
可以将testbench里面的assign SBD = treg_SBD;
修改为assign SBD = (！SBD_link) ? treg_SBD :64'hzzzzzzzzzzzzzzzz;
什么是test bench
test bench
n.试验[测试]工作台;
双语例句：
1.The development of PDS-1 power supply unit maintenance test bench
PDS-1型电源机维修测试台的研制
2.The application of test bench to metro vehicle's bogie
称重调簧装置在地铁车辆转向架上的应用
3.The test bench for coal mine underground tunnel drilling rig
煤矿坑道钻机性能检测试验台
4.Finally, the effect of intake manifold on the volume efficiency of EFI engines is tested on test bench.
最后利用发动机台架试验进行了进气歧管对电喷汽油机充气效率的影响的试验研究。
5.Design the fuzzy control unit of complete vehicle ABS test bench, simulate and analyze the electric simulation method.
设计了整车ABS检测台的模糊控制器，并对电模拟方法进行了仿真分析。
